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  一、TDC芯片計(jì)時(shí)技術(shù)

  時(shí)間數(shù)字轉(zhuǎn)換(Time-to-Digital Converter,TDC)是一種用來(lái)測(cè)量時(shí)間的電路，它將連續(xù)的時(shí)間信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，從而實(shí)現(xiàn)時(shí)間測(cè)量的數(shù)字化。精密時(shí)間間隔測(cè)量技術(shù)、測(cè)量精度通常為亞納秒級(jí)，廣泛應(yīng)用于激光測(cè)距、成像、衛(wèi)星導(dǎo)航、高能物理實(shí)驗(yàn)以及醫(yī)學(xué)成像等領(lǐng)域。常用的TDC計(jì)時(shí)方法可以在專用集成電路(Application Specific Integrated Circuit,ASIC)中實(shí)現(xiàn)，比如德國(guó)ACAM公司推出的TDC-GPX系列，同時(shí)國(guó)內(nèi)瑞盟科技也推出以其性能一樣的TDC測(cè)量芯片MS1022。表1比較了TDC-GP22和MS1022的測(cè)量范圍特性，可以看出基本一樣，因此此兩款芯片在低成本測(cè)量領(lǐng)域有著廣泛的運(yùn)用。

  表1 TDC-GP22和MS1022特性

  特性TDC-GP22MS1022

  測(cè)量范圍11.雙通道典型精度90ps;

  2.單通道雙精度45ps;

  3.測(cè)量范圍3.5ns(0ns)至2.4μs;

  4.20ns最小脈沖間隔，最多可接收4個(gè)脈沖;

  5.在測(cè)量范圍1中最高可達(dá)1百萬(wàn)次測(cè)量每秒1.雙通道單精度模式90ps;

  2.單通道雙精度模式45ps;

  3.測(cè)量范圍3.5ns(0ns)至2.4μs;

  4.20ns最小脈沖間隔，最多可接收4個(gè)脈沖

  測(cè)量范圍21.單通道單精度模式90ps;

  2.雙精度模式45ps，四精度模式22ps;

  3.測(cè)量范圍500ns至4ms(4M高速時(shí)鐘下);

  4.可測(cè)量3個(gè)脈沖，并可自動(dòng)處理3個(gè)數(shù)據(jù)1.單通道單精度模式90ps;

  2.雙精度模式45ps，四精度模式22ps;

  3.測(cè)量范圍500ns至4ms(4M高速時(shí)鐘下);

4.可測(cè)量3個(gè)脈沖，并可自動(dòng)處理3個(gè)數(shù)據(jù)

  二、基于FPGA的時(shí)鐘相移TDC計(jì)時(shí)原理

  常見的基于FPGA開發(fā)TDC計(jì)時(shí)技術(shù)有直接計(jì)數(shù)法，多相位時(shí)鐘采樣法，抽頭延遲線法等等。在本次講解中，主要講解基于多相位的時(shí)間數(shù)字轉(zhuǎn)換技術(shù)，后期也會(huì)推出多種基于抽頭延遲線法的開發(fā)例子。采用多相位時(shí)鐘采樣法(MPCS)，通過(guò)多相位時(shí)鐘插值，雖然無(wú)法達(dá)到基于抽頭延遲線法那種結(jié)構(gòu)的皮秒級(jí)高精度，但也能設(shè)計(jì)出156ps左右的分辨率。這種實(shí)現(xiàn)方法更為穩(wěn)定、資源占用更少，測(cè)量范圍更大，適用于對(duì)精度要求不是特別高的測(cè)距、成像系統(tǒng)中。

  圖1為多相位時(shí)鐘采樣結(jié)構(gòu)示意圖，其基本工作原理是把單個(gè)參考時(shí)鐘的直接計(jì)數(shù)法轉(zhuǎn)化為采用多路固定相移時(shí)鐘對(duì)時(shí)間間隔進(jìn)行量化測(cè)量。

圖1 多相位時(shí)鐘采樣結(jié)構(gòu)示意圖

  圖2為基于8相位時(shí)鐘采樣示意圖，時(shí)鐘信號(hào)經(jīng)過(guò)數(shù)字移相后輸出8路頻率相同，相位依次相差(這里n=8)的多路時(shí)鐘信號(hào)，等效于將每一個(gè)Clock周期時(shí)鐘n(這里n=8)次切片量化。當(dāng)選擇的n值越大，即對(duì)每個(gè)Clock時(shí)鐘周期劃分的越精細(xì)，分辨率越高，在這里相當(dāng)于將Clock頻率提高了8倍。假設(shè)系統(tǒng)主時(shí)鐘為400Mhz(2.5ns),其測(cè)量分辨率變?yōu)?.5ns/8=312.5ps。其計(jì)算公式如式1所示。

圖2 基于8相位TDC計(jì)時(shí)設(shè)計(jì)

  圖3為8相位時(shí)鐘采樣時(shí)序等效圖，可以計(jì)算出Start和Stop的相位差。在輸入信號(hào)上升沿來(lái)之前輸出都為“0”，但在相移時(shí)鐘在到之間輸入信號(hào)由“0”~“1”電平跳變，對(duì)應(yīng)相移時(shí)鐘采樣輸出為高電平“1”。輸出寄存器組每8位一組，可以看出依次為：00000000，00000111，11111111，只要找到“0”~“1”電平跳變點(diǎn)即可得到當(dāng)前輸入信號(hào)上升沿與最臨近的Clock上升沿的時(shí)間間隔，就能計(jì)算Start和Stop信號(hào)的相位差，從而根據(jù)公式1算出時(shí)間差。

圖3 8相位時(shí)鐘采樣時(shí)序等效原理圖

  在時(shí)間間隔測(cè)量過(guò)程中，外部異步輸入時(shí)間間隔信號(hào)與板載基準(zhǔn)時(shí)鐘信號(hào)存在著不同時(shí)鐘域問(wèn)題，即存在亞穩(wěn)態(tài)現(xiàn)象。在只有一路時(shí)鐘信號(hào)對(duì)其進(jìn)行測(cè)量時(shí)，待測(cè)時(shí)間間隔信號(hào)需要利用計(jì)數(shù)時(shí)鐘信號(hào)進(jìn)行同步處理。而采用MPCS的TDC電路，待測(cè)時(shí)間間隔信號(hào)被多路相位時(shí)鐘信號(hào)量化，不需要考慮輸入信號(hào)與時(shí)鐘之間的相位位置，多相位時(shí)鐘存在一定的相位約束關(guān)系，其相位差值恒定不變，通過(guò)循環(huán)相移時(shí)鐘即可精確量化輸入時(shí)間間隔信號(hào)，但亞穩(wěn)態(tài)產(chǎn)生概率更高，不可忽視。解決的辦法將在下次多相位FPGA實(shí)現(xiàn)文章中講解。