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損壞的ESD保護器件測試信號完整性

  該測試的重點是評估 ESD 對 SI 的影響。因此，基本上測量的散射參數(shù)與前文相同，但測量是在 8 kV 和 15 kV 條件下，在每個極性 20 個脈沖前后完成的。目標規(guī)范是，在 ESD 應力脈沖后，ESD 器件在 1 MHz 至 200 MHz 的頻率范圍內(nèi)的偏差不允許超過 1 dB。圖6 顯示其中一個 ESD 器件的 Sdd11 結(jié)果。

  ESD 放電電流測量

  在 ESD 事件期間，ESD 保護器件將大部分 ESD 脈沖鉗位到地。然而，在實際應用中，總有一部分脈沖會越過 ESD 保護進入 PHY。該殘余電流是評估 ESD 器件保護能力的重要參數(shù)。對于開放技術聯(lián)盟以太網(wǎng) 100/ 1000BASE-T1，該殘余電流是使用標準化設置測量的。設置參見圖 7。包括 CMC和 ESD 保護在內(nèi)的整個電路都包含在該設置中。PHY 的特性用一個 2 Ω 電阻器進行了簡化。

  兩個極性的測量都在最高 15 kV 的電壓下進行的?！巴ㄟ^”條件限制來自于 2 kV 和 4 kV 人體模型(HBM)。

  JEDEC HBM規(guī)范

  圖 8 顯示了 15 kV 脈沖的結(jié)果，包括來自 ESD 槍的限制和參考電流。

  SEED——ESD 放電電流仿真測量

  系統(tǒng) ESD 性能的系統(tǒng)預測并不簡單。獨立收發(fā)器和無源元件(包括外部 ESD 保護器件)的 ESD 耐受性水平不能代表總體系統(tǒng) ESD 耐受性水平。

  因此，必須仔細考慮所有集成元件之間的交互。這里要特別注意外部 ESD 保護、CMC 以及 IC PHY 收發(fā)器引腳的片上 ESD 保護特性的合理適配。請注意，這些元件表現(xiàn)出強烈的非線性高電流行為。

  系統(tǒng)高效 ESD 設計(SEED)方法允許仿真整個系統(tǒng)中與 ESD 相關的瞬態(tài)高電壓、高電流行為。在這里，需要使用行為模型和等效電路對各個元素進行精確建模。完整的仿真環(huán)境還包括 ESD 脈沖發(fā)生器模型。通過這種綜合仿真方法，可以預測流經(jīng)系統(tǒng)不同部分的殘余 ESD 應力電流以及不同系統(tǒng)節(jié)點的電壓。

  通過評估 IC PHY 收發(fā)器數(shù)據(jù)引腳違反關鍵準靜態(tài)和動態(tài) IV 限制的情況，可以確定系統(tǒng)級 ESD 耐受性。圖 10 顯示了系統(tǒng)模型的 100/1000BASE-T1 電路，以及根據(jù) IEC 61000-4-2 使用 4 kV ESD 脈沖對進入 IC 的殘余電流進行系統(tǒng)級測量和仿真的比較。

  一般而言，測量結(jié)果與仿真結(jié)果非常吻合。仿真準確捕獲了流入 IC 的電流脈沖的主要特性，相對于 ICCDM 限制屬于過沖，而相對于 IC HBM 限制屬于穩(wěn)態(tài)行為。